MasterCP用ブラシレスアンプATmega版製作

気が付けば、今週もあっという間に終末・・・いや週末やｗ

ボストンの爆弾やらリシンやら、アメリカ恐えぇ～な。
アジアでは北がミサイル出したり入れたり、Google Earthで、だるまさんが転んだ状態になってるとかなんとかｗ
中国は鳥インフルに、韓国はサムスンやらせとかｗ
台湾勢が追い上げてるみたいやなぁ、台湾といえばやっぱボチボチ、やっと・・・T-REXいっとけや、つことなのか？！・・・ｗ

とかなんとか、世の中色々あんねんけど、とりあえず、MasterCPのブラシレスアンプを急遽、CPU版に仕様変更したヤツの続き。

例にならって、ATMELのATmega88を使った2.5次試作つーことで、前回、基板エッチングまでで終わってた作業の続き。

この辺の詳細はさらっと、すっ飛ばすとして・・・φ0.3mmスルーホールの穴空けやって、両面接続やって、
とりあえず全部部品実装した。

でもって、こんな感じ。

　

　

ひょろひょろ出てる線はデバッグで波形観る為の信号引き出し線。
でもって、基板内のジャンパー線は、パターンミスってジャンパーしてる訳じゃなくて、レイヤー２と３の内層パターンの接続線。
流石に自作では両面基板しか、よ～作らんのでｗ

あと、BOTTOMレイヤー（FETとレギュレーターのパワー回路面）の銅バーも実際は内層で接続されるねんけど、
これも試作では内層が作れないので、電流容量を稼ぐためにとりあえず外で銅バー接続つーわけ。
最終的には無くなる予定。

今回のアートワーク設計では真ん中の2列がPch、右の2列がNch。
で、前回は電源をDDコンにしてたけど、今回は単なるドロッパーで5V作ってる。
それが左の3個並びの7805。
3個並べてるのは、電流容量を稼ぐ為どす。

しっかし、まぁ～12V（11.1Vやけど、デバッグは電流制限かけた12V電源でやってる）から5Vに石でドロップさせるてる訳で、なんちゅーか、熱っちっちやなｗ
まぁ、ざっくり、6～7Vも捨ててるつーか、この石に食べさせてる訳で・・・勿体ないお化けが出そうｗ
そゆ意味では、DDコン方式にしたいつーのは、山々やねんけど・・・

デバッグと並行して量産設計のあたりを付けていってるねんけど、まぁ、その中に要は部品コストを下げるつーのをやってて、今のところどう転んでも、レギュレーター方式の方が圧倒的に安いねんなぁ・・・
一般的にレギュレーターになってるのは、ノイズ云々つーよりは、生産コストの要因の方が大きいんかなぁ・・・って感じ。
まぁ、とりあえず右にならえ・・・かｗ


他、あれこれ、すったもんだがあってんけど、簡単に言うと、
チョンボが・・・N氏が2箇所、俺が1箇所。

チョンボ1
なんと、CPU周りの3.3V用のレギュレーターやねんけど、回路シンボルはあってるものの、フットパターンライブラリのピンアサインが違ってた模様ｗｗｗ
なんで違ってたかつーと、怠け癖のN氏、回路シンボルを自分で登録せずWEB上に転がってたデータを取り込んでアートワーク書いたらしいねんなｗ

ただ、いっちばん最初に、回路図引く時から、「WEB上に転がってるデータは嘘が多いから、面倒でも必ず自分で登録せーよっ！」って、念押し忠告しとったのにｗ

なんつか、最初は俺も幾つか、どっかの誰かが書いてアップしてるライブラリを引っ張ってきて、ピンアサインみててんけど、これ全然ちゃうやんけ！ってのに、３つ位あたってたので、自分でデータシート見て一から登録しなやべぇな・・・と思っててんなぁｗ

まぁ、火入れする前にN氏が気が付いたので、大事には至らんかったけどｗ
こんな感じｗ



手前の5ピンのレギュレータ斜めに浮かして、超ハードジャンパｗｗｗ
これ、結構骨折れたｗ



チョンボ２
これは、センサレスブラシレスを回すのに、相を判断させるためのフィードバック信号（ゼロクロス）をCPUに取り込むねんけど、それの相結線間違いｗ
CPUが変な出力しよるｗ
簡単に言うと、アンポンタンな感じに出力しよんねんｗｗｗ
ま、なんか、変・・・ってとこで、ややドン詰まった感が漂っててんけど、悩みつつ、未実装基板現物のパターンを眺めつつ、N氏が「うお～～～」って叫んで、無事解決ｗ
これも、抵抗片足上げでジャンパー対処。

必死のパッチで、正味1日、2日程度でざっくり仕上げた基板やし、この程度の凡ミスは、しゃ～無いわ。


で・・・
チョンボ３
・・・ま、俺やねんけど、自信を持ってお届けしますｗ
N氏のチョンボ2個を上回るチョンボやｗｗｗ

FET実装でPchFETの下でドレイン-ゲート間パターンが半田ブリッジ（ショート）ｗｗｗ
どうなったかつーと、電源投入の火入れで、結構な発煙ｗｗｗｗｗ

が、テスターチェックで気が付かず、オシロで信号追っかけて、
明らかにFETゲートドライブのTRベースにはCPUからの信号波形が観えるのに、
FETゲートがずっとベタHighのままになっとるしｗ

なんやこれ？ってルーペ目視でも全く分からず、結局、一個ずつ部品外しながら最後の最後、
もう、ココしかあらへん！つーことでPchFET（結局全部）外してみて改善・・・orz

ん～このショートは場所を特定すんのに、思いがけず時間食うてもた。


言い訳やけど、FETのフットパターンサイズはええねんけど、部品外形のクリアランスがギリ足りなかったので、実装がすんなりいけへんかってんなぁｗ
部品同士がぶつかってｗ
N氏には2割増しの雄叫びで改善要望しといたったｗ


で、やっとこさ、まぁ、これなら、冗談半分でも回るやろ～ｗ
って波形が観れたので、モーターつないで回してみた。
・・・恐る恐るｗｗｗ





ほらね、CPU版でも、なんとか・・・、やっとこさ回ったｗ
最初から横着せんと、CPU版で開発進めといたら、もうちょいスムーズやったかもしれんけど・・・
まぁ、モータドライバが使えたら、安っすく作れるし、回路簡単やし・・・って安易な発想が失敗ｗ
急がば回れ・・・やなｗ


けど、モーターが回った事は回ってんけど、ちょ～っと波形的に気に入らん所があったり、まぁ、その辺に関係して、FETがちょい熱いなぁって感じもあったりで、もうちょい細かなデバッグをせなアカンやろな。

ま、とりあえずは回路の見直しやら定数変更やらの合わせこみとファームの調整が要るかな。


1ch：Pchゲート（LアクティブPWM）/2ch:Nchゲート（HアクティブPWM）

ん～、微妙～ｗｗｗ


つーとこで、今回の作業はココで終了。
ふぅ～・・・どっかのCMちゃうけど、結構、目から肩・腰にきますわ～ｗｗｗ


今回の2.5次試作基板上で、バグ修正をやって妥協できる所になったら、3次試作でもう一回基板起こし直して、実負荷（フライトテスト）やな。
それが試作版製作のラスト。やっと終わりが見えつつあるわ。
てか、まだヤマ場はあるかｗ